FSM #5: init3_rxed_cnt

Summary

Graph

Name

Location

Reset State

States

Unreachable States

Deadlock States

Livelock States

Input Signals

Output Signals

init3_rxed_cnt

ppl_64_lane_init_fsm.vhd#160

2’00

Count: 2
2’00
2’01

Count: 0

5

2

Input Signals

Count: 5

Name	Declaration
CLK	ppl_64_lane_init_fsm.vhd#35
DETECTED_INIT3_PLCWD	ppl_64_lane_init_fsm.vhd#43
DETECTED_RXERR_WORD_PLCWD	ppl_64_lane_init_fsm.vhd#46
RST_N	ppl_64_lane_init_fsm.vhd#34
current_state_r	ppl_64_lane_init_fsm.vhd#100

Output Signals

Count: 2

Name	Declaration
init3_rxed_x3	ppl_64_lane_init_fsm.vhd#161
init3_rxed_x3_fw	ppl_64_lane_init_fsm.vhd#162

Transitions

Count: 16

From	To	Input Control Signals
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’00	2’01	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’00	CLK: ppl_64_lane_init_fsm.vhd#35 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’01	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100
2’01	2’01	CLK: ppl_64_lane_init_fsm.vhd#35 DETECTED_INIT3_PLCWD: ppl_64_lane_init_fsm.vhd#43 DETECTED_RXERR_WORD_PLCWD: ppl_64_lane_init_fsm.vhd#46 RST_N: ppl_64_lane_init_fsm.vhd#34 current_state_r: ppl_64_lane_init_fsm.vhd#100